AMDがL2キャッシュ積層技術の特許を出願。一部技術はZen 7で投入か

AMDは2022年にL3キャッシュを積層した3D V-Cacheを市場投入し、ゲーミングやサーバー用途で高い性能を発揮しています。そんな同社が次なるステップとして、L2キャッシュについても積層化を検討していることが特許の出願情報から明らかになりました。

AMDはL3キャッシュの積層の次はL2キャッシュを積層を検討中

AMDが2022年に市場投入した3D V-Cacheは、L3キャッシュを積層することでゲーミングやサーバー用途で高い性能と競争力を実現しています。

同社はこの技術をさらに拡大させることを目的に、「Balanced Latency Stacked Cache（バランスド・レイテンシ・スタック・キャッシュ）」と題した特許を出願しています。この特許では、従来のL3キャッシュのみの積層に加え、L2キャッシュも積層化することでレイテンシの低減や性能の大幅向上、コストダウンなどを将来的に実現させようとしています。

データ入出経路の短縮でレイテンシーが縮小

特許文書によると、スタック型L2キャッシュは4つの512KB領域で構成される合計2MBのキャッシュモジュールを基本とし、CCC（Cache Control Circuitry：キャッシュ制御回路）を搭載しています。このキャッシュモジュールは必要に応じて最大4MBまで拡張可能とのことです。

また、容量の拡大以外にもレイテンシ性能の向上が著しいとされています。従来の平面型1MB L2キャッシュは14サイクルのレイテンシを持つのに対し、積層型の1MB L2キャッシュは12サイクルと約14%の改善が見込まれています。これはスタック構造の中央部に垂直配置されたTSV（貫通シリコンビア）によりデータ入出力を行うことで、データの移動経路が短縮されるためです。

この構造により、CPUではより短いサイクルでデータの移動が完了し性能が向上するほか、配線長も短くできるため消費電力の低減も可能になるとしています。

L2キャッシュを積層するか、L2とL3の複合積層も

特許では現行の3D V-CacheのようにL2キャッシュの上にTSVを配置し、L2キャッシュを重ねて配置する構成を開示しています。これ以外にも、L2キャッシュやL3キャッシュを複合したキャッシュ用ダイを用意し、CPUのコア部分のみで構成されるベースダイに接続することで、L2とL3キャッシュ両方の容量を拡大させる構成も示されています。

CPUだけではなくGPUやASICにも適用可能

現行の3D V-CacheはRyzenシリーズなどCPU製品にのみ展開されている状況です。しかしAMDによると、この新しい積層技術はGPUやASIC、FPGAなどにも展開できるとしており、将来的にはGPUにも3D V-Cacheのような技術が搭載される可能性があります。

一部キャッシュを完全独立させる構想はZen 7で実現？ リーク情報も登場済み

今回明らかになった特許では、L2/L3などのキャッシュ部分を積層させることが目的と考えられますが、もう一つの狙いとしてキャッシュとCPUコアを独立させることも視野に入れていると見られます。

特にL2やL3キャッシュを構成するSRAMは論理回路に比べてプロセス微細化で遅れを取っており、性能向上のためにキャッシュ容量を大きく確保しようとするとダイ面積が大きくなります。先端プロセスで製造する場合にはコストアップや歩留まり低下の要因となるため、AMDとしてはCPUのコア部分である論理回路とキャッシュを独立させることを検討していると考えられます。

実際に、この構想は2028年投入予定とされるZen 7アーキテクチャーに関するリークで登場しています。論理回路とL2キャッシュを含むCPUコア用ダイと、L3キャッシュのみで構成されるキャッシュ用ダイを独立させ、それらをTSV経由でつなぎ合わせる「3D Core」と呼ばれる技術が投入されるといわれています。

ただし、Zen 7ではまだL2キャッシュの積層化までは踏み込んでいないと見られます。しかし徐々にその方向に近づいていることは確かで、2030年に投入されるZen 8などでL2/L3キャッシュを分離・積層化した構造が取り入れられる可能性があります。