AMD『Zen 3』搭載の64コアEPYCのベンチマークが出現。初期サンプルは2.45GHzで動作

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AMDから11月5日に発売された、『Zen 3』世代のRyzen 5000 シリーズですが、そのサーバー向け製品となるEPYCシリーズの初期サンプル品のベンチマーク結果が出現しました。『Zen 3』EPYCは2020年末から2021年にかけて登場予定です。

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『Zen 3』世代になったAMD EPYCのスコアが出現

AMDの『Zen 3』アーキテクチャを搭載したサーバー向けCPUであるEPYCシリーズは2020年末から2021年の早い段階で出荷がされる予定です。そんな次世代EPYCのベンチマーク結果が、 SiSoftwareに出現しました。

『Zen 3』EPYCの最大コア数は64コアで不変。IPC向上が主な点

AMD EPYC 7713はサーバーやデータセンター向けの製品であるEPYCラインアップの一つで、64コアを搭載し、128スレッドで動作、TDPは最大で225Wになると見られています。

後述するベンチマークはこのCPUを2つ搭載した状態で実施されています。

CPUの細かな仕様は、L2キャッシュが32MB、L3キャッシュが256MBの計288MB分のキャッシュが搭載されており、ベンチマーク上では2.45GHzで動作していると記録されています。ちなみにこの動作周波数が定格なのかブースト状態なのかは不明です。

I/O関係では、EPYCは最大で16レーンものDDR4 DIMMをサポートし、最大で2TBのRDIMMおよびLRDIMMをサポート予定です。

『Zen 2』世代のEPYCより1GHz低いクロック周波数で同等のスコア達成

SiBenchのベンチマーク結果では、『Zen 3』アーキテクチャ搭載のAMD EPYC 7713では2.45GHzの動作で2933.50GOPSを記録し、第4位を記録しています。

このスコアは『Zen 2』アーキテクチャを搭載するAMD EPYC 7742が3.4GHzのクロック周波数で達成したのと同等のスコアです。しかし『Zen 3』EPYCでは1GHzほど低いクロック周波数で同程度のスコアを記録しています。

そのため、『Zen 3』EPYCでも『Zen 3』Ryzen 5000などで大々的に発表されていたのと同様に、キャッシュレイアウトの最適化などによるIPC向上の恩恵を大きく受けているようです。

AMDからライバルのIntelに向けてみると、このランキングで1位のCPUはXeon Platinum(Casecade  Lake-S)を4つ搭載したシステムを2.7GHzで動かしたPC構成となっています。そのスコアは今回出現したEPYC 7713を約5%程度上回る3070.80GOPSに留まっているため『Zen 3』EPYCが初期サンプルで今後、動作周波数などが高まる事を考えると、『Zen 3』EPYCは2つのCPUで4つのIntel Xeon Platium以上を発揮してくるものと考えられます。

今後もAMDはサーバー向けでシェアを伸ばしつつもIntelが阻む

AMDでは、コンシューマ向けCPU市場では『Ryzen』シリーズそしてデータセンター、サーバー向けCPUでは『EPYC』シリーズをリリースしていますが、その全てにおいて右肩上がりでIntelからのシェアを奪い始めています。

今回、紹介したEPYCシリーズのターゲットであるサーバー向け製品のシェアでは、AMDは2018年第三四半期の時点では1.6%でありましたが、2019年第三四半期では4.3%、2020年第三四半期では6.6%にまで伸ばしています。

デスクトップ向けCPUでは2018年第三四半期から2020年第三四半期まで約7%の伸びに対してサーバー向けは伸び率が少ないという見方もありますが、これはIntelではサーバー向け低電力CPUであるAtom SOCなどで需要を伸ばしておりそれによってAMDはシェアを大きく伸ばせなかった模様です。今後もこの傾向が続くため、『Zen 3』EPYCでは性能は高いものの大きくシェアを伸ばす事は困難と考えられています。

AMDではデスクトップ、サーバー、モバイルなど違う市場を全て一つのアーキテクチャで賄っている点で非常に効率的に開発工数などを振り分けられているという印象を受けます。今回、紹介したEPYCシリーズでも『Zen 3』Ryzen 5000シリーズと同様にIPCが向上し、ワットパフォマンスが高くなっている事から膨大な数を運用するサーバー、データセンター用途では重宝されそうです。

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この記事をかいた人

自作PCやゲーム、ガジェット好き。
帰国子女だった事を活かして海外のPCやゲーム、ガジェットのトレンドや情報をいち早く正確にお届けします。

コメント

コメント一覧 (2件)

  • キャッシュ構成に関して誤記があります。

    原:Each chip featured 32 MB of L2 and 256 MB of L3 cache for a total of 288 MB cache.
    訳:各チップ(注:2ソケット構成でベンチを取っているのでこのような表現のようです)は32MBのL2キャッシュと256MBのL3キャッシュ、合計で288MBのキャッシュを備えている。

    • 32MB of L2 and 256MB of L3ですので、L2 32MB、L3 256MBですね・・・
      ご指摘ありがとうございます。

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